Unas semanas después de que PCI SIG lanzara el borrador final de las especificaciones PCIe 6.0, Cadence presentó uno de los primeros paquetes IP de silicio comprobados de la industria que permite a los desarrolladores de chips implementar el soporte PCIe 6.0 en sus diseños y probarlo. La IP ya está disponible y permitirá a los primeros usuarios agregar compatibilidad con PCIe 6.0 a los chips que vencen en 2022-2023.
«Los primeros usuarios ya han comenzado a explorar la nueva especificación PCIe6 y esperamos verlos lograr resultados positivos con las tecnologías TSMC y Cadence», dijo Sanjive Agarwala, vicepresidente corporativo y gerente general de Cadence’s IP Group en un comunicado.
IP PCIe 6.0 de Cadence se compone de un controlador y una PHY (interfaz física) basada en DSP. El controlador presenta una arquitectura de procesamiento de paquetes múltiples que admite una ruta de datos de hasta 1024 bits en la configuración x16, además de admitir todas las características clave de PCIe 6.0, como una velocidad de transferencia de datos de hasta 64 GT / seg. (En ambas direcciones ), modulación de amplitud de pulso con señalización de cuatro niveles (PAM4), corrección de error directo de baja latencia (FEC), modo FLIT y estado de potencia L0p.
IP está diseñado para el nodo N5 de TSMC y está disponible para los desarrolladores de varios aceleradores AI / ML / HPC, procesadores gráficos, controladores SSD y otros ASIC intensivos en ancho de banda que necesitan agregar soporte para PCIe 6.0 lo antes posible.
(Crédito de la imagen: Cadence)
Junto con el paquete IP, Cadence también ofrece un chip de prueba PCIe 6.0 implementado con N5 y diseñado para probar la integridad de la señal y el rendimiento de las implementaciones de PCIe 6.0 a todas las velocidades de datos.
El chip contiene un transmisor PAM4 / NRZ de modo dual que está garantizado para proporcionar una integridad, simetría y linealidad de señal óptimas con baja fluctuación de fase, así como un receptor que puede soportar graves deficiencias de señal y pérdida de canal de más de 35dB a 64GT / sa proporcionar capacidades sofisticadas de recuperación de datos. Dado que los desarrolladores de chips PCIe 6.0 se ocuparán de transferencias de datos de hasta 64 GT / s en guiones relativamente largos (a modo de comparación, la memoria DDR5 tiene actualmente una tasa de transferencia de 4,8 GT / s – 7,0 GT / s), lo que garantiza la integridad de la señal y admite Los mecanismos sofisticados de recuperación de datos se vuelven esenciales.
«Hemos estado implementando IP basada en PAM4 desde 2019, cuando presentamos nuestra IP SerDes 112G-LR de primera generación, y nuestra vasta experiencia en la tecnología PAM4 más nuestra sólida colaboración con TSMC proporciona una base sólida para el éxito con nuestros productos PCIe6». dijo Agarwala.
