Intel publicó nueve documentos de investigación en IEDM 2022 que sientan las bases para futuros diseños de chips a medida que la empresa busca cumplir su promesa de desarrollar procesadores con más de un billón de transistores para 2030.
La investigación incluye nuevos materiales de transistores 2D, nueva tecnología de empaquetado 3D que reduce el rendimiento y la brecha de potencia entre los procesadores de chiplet y de matriz única a un rango casi imperceptible, transistores que ‘no se olvidan’ cuando se corta la alimentación y memorias integradas que pueden apilarse directamente encima de los transistores y almacenar más de un bit por celda, entre otras innovaciones.
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El Grupo de Investigación de Componentes (CR) de Intel sienta las bases para las futuras tecnologías de la empresa, pero no todas estas iniciativas darán como resultado productos que salgan al mercado. Los que llegan al mercado suelen llegar en cinco a diez años.
El grupo tiene un historial increíble de innovaciones pioneras en el mercado, como FinFET, que ha revolucionado el diseño de transistores en toda la industria, Tensed Silicon, Hi-K metal gate y muchos otros. Intel ya tiene varias otras tecnologías en su hoja de ruta, incluidos los transistores RibbonFET Gate All Around (GAA), PowerVia back-side power delivery, EMIB y Foveros Direct, todas provenientes de este grupo de investigación.
El grupo presentó nueve trabajos de investigación en la 68.ª reunión anual de dispositivos electrónicos de IEEE de este año y, a continuación, cubriremos algunos de ellos con un poco más de detalle. Sin embargo, Intel aún tiene que presentar documentos en la conferencia, por lo que esta es una amplia cobertura de los temas.
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El ritmo de aumento en la densidad del transistor se mantiene más o menos en línea con la Ley de Moore, pero la economía de los chips de hoy en día no está mejorando al mismo ritmo: el precio por transistor aumenta a medida que avanzamos hacia nodos más densos. Además, el escalado inadecuado de algunos elementos del chip, como los analógicos y los cachés, complica aún más las cosas. Como tal, la industria se está moviendo en masa hacia diseños basados en chiplets para chips de alto rendimiento.
El objetivo general de cualquier diseño basado en chiplet es preservar el mejor consumo de energía y los mejores atributos de rendimiento (latencia, ancho de banda) de las rutas de datos dentro de un procesador monolítico de matriz única, al mismo tiempo que se aprovechan los beneficios económicos del uso de un enfoque basado en chiplet. como un mayor rendimiento de troqueles más pequeños fabricados en un proceso de última generación y la capacidad de usar nodos más antiguos y más baratos para algunas de las otras funciones que ven mejoras de densidad más pequeñas.
Como tal, el campo de batalla por la supremacía de los semiconductores está cambiando de la velocidad de los transistores al rendimiento de las interconexiones, con nuevas tecnologías como los interpositores de silicio (EMIB) y las técnicas de unión híbrida que pasan a primer plano para mejorar la economía.
Sin embargo, estos enfoques todavía dan como resultado compensaciones inevitables de rendimiento, potencia y costo, que la nueva tecnología de empaquetamiento 3D ‘Quasi-Monolithic Chips’ (QMC) de Intel busca abordar. Como su nombre lo indica, QMC de Intel tiene como objetivo ofrecer casi las mismas características que las interconexiones que se construyen en un solo molde.
QMC es una nueva técnica de unión híbrida que presenta pasos por debajo de 3 micrones y da como resultado un aumento de 10 veces en la eficiencia energética y la densidad de rendimiento con respecto a la investigación que Intel presentó en el IEDM del año pasado. Ese artículo anterior cubría un enfoque de paso de 10 micrones, que ya era una mejora de 10 veces. Como tal, Intel ha encontrado un camino hacia una mejora de 100 veces en solo unos pocos años, lo que demuestra que el trabajo de la empresa en la vinculación híbrida se está acelerando rápidamente. QMC también permite apilar varios chiplets verticalmente uno encima del otro, como se ve en el gráfico anterior.
Este documento describe densidades de interconexión increíbles de cientos de miles de conexiones por milímetro cuadrado y consumo de energía (medido en picojulios por bit – Pj/b) que rivaliza con lo que vemos en los procesadores monolíticos. Además, el nuevo documento describe varios materiales y procesos nuevos que se utilizarían para fabricar dichos dispositivos, allanando el camino para los dispositivos del mundo real.
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La hoja de ruta del proceso de Intel ya se sumerge por debajo de la escala nanométrica a la escala Angstrom, y aunque las convenciones de nomenclatura de nodos han perdido su relación con las mediciones físicas reales de los transistores, está claro que se necesitará un nuevo enfoque radical para la escala continua. La mayor parte de la industria confía en un cambio a los canales atómicos 2D en el futuro, pero como con todas las nuevas tecnologías, habrá muchos pasos para un cambio tan radical.
Los materiales de los chips actuales, como el silicio, están compuestos de cristales tridimensionales, lo que significa que los átomos están unidos en las tres dimensiones, lo que presenta un límite fundamental para la contracción. En contraste, los materiales 2D son atractivos porque todos los átomos están conectados en un plano, lo que permite construir características que tienen solo tres átomos de espesor.
Ingrese a la investigación de Intel sobre materiales 2D que podría usar para transistores GAA 3D. Como actualización, los diseños actuales de GAA consisten en nanoláminas de silicio horizontales apiladas, con cada nanolámina rodeada completamente por una puerta. Esta técnica de ‘gate-all-around’ (GAA) reduce la fuga de voltaje que evita que los transistores se apaguen. Esto se está convirtiendo en un problema cada vez mayor a medida que los transistores se encogen, incluso cuando la puerta envuelve el canal en tres lados, como vemos con los transistores FinFET.
Intel marca su diseño GAA como RibbonFET, que está previsto que llegue en la primera mitad de 2024. Sin embargo, ir más allá de RibbonFET requerirá más innovación, y esta investigación 2D se ajusta al modelo de un camino potencial.
El artículo de Intel describe una estructura de nanoláminas apiladas Gate All Around (GAA) con materiales de canal (nanoláminas/nanorcintas) que tienen solo tres átomos de espesor y pueden operar a temperatura ambiente con baja corriente de fuga.
El grosor de los materiales del canal 2D hace que establecer una conexión eléctrica para una nanocinta sea una tarea difícil, por lo que Intel también ha modelado topologías de contacto eléctrico para materiales 2D. Este es un paso clave para comprender las propiedades de los materiales 2D y cómo funcionan, lo que permite a la empresa modelar con precisión otros avances.
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La memoria en todas sus formas es una parte integral de la informática, pero también consume gran parte del presupuesto de energía a nivel de chip y sistema y es un factor limitante para el rendimiento.
Intel también realizó la primera demostración funcional del mundo de memoria ferroeléctrica apilada en 3D. El aspecto más impresionante de esta tecnología es que los condensadores de trinchera ferroeléctricos se pueden apilar verticalmente en la matriz lógica encima de los transistores. Esto permite que la memoria se superponga en capas sobre elementos lógicos en lugar de estar en su propia región distinta, como vemos con otros tipos de memoria integrada, como SRAM, que se usa para cachés L1 y L2.
La memoria ferroeléctrica también permite una capacidad similar a la que vemos con NAND flash: la capacidad de almacenar múltiples bits de datos en una estructura que normalmente solo almacenaría un bit. En este caso, Intel demostró la capacidad de almacenar cuatro bits por trinchera.
Naturalmente, este enfoque aumentaría el ancho de banda y la densidad de la memoria al tiempo que reduciría la latencia, lo que generaría cachés en el chip mucho más grandes y rápidos.
Además de modelar contactos eléctricos para estructuras 2D, Intel también ha compartido sus esfuerzos de modelado para fases mixtas y defectos para dispositivos ferroeléctricos hafnia, que a su vez impulsarán los propios procesos de investigación y desarrollo de la empresa.
Intel también está investigando transistores que «no se olvidan», lo que significa que no pierden sus datos (estado de encendido/apagado) cuando pierden energía. Esto es similar a cualquier almacenamiento no volátil como NAND, que puede conservar su estado cuando se desconecta la alimentación, pero viene en forma de transistor lógico. Intel dice que ha superado dos de los tres obstáculos para usar esta tecnología a temperatura ambiente. Estamos especialmente ansiosos por esta presentación.
Los otros documentos de Intel en el evento describen otras áreas de investigación, como las obleas de GaN en silicio que podrían permitir tecnologías futuras más allá de 5G y mejores formas de almacenar información cuántica para crear mejores qubits para la computación cuántica.
Han pasado 75 años desde que el transistor cambió el curso de la historia, y el Dr. Ann Kelleher, vicepresidenta y directora general de desarrollo tecnológico de Intel, también pronunciará un discurso especial en IEDM el lunes. La presentación «¡Celebrando los 75 años del transistor! Una mirada a la evolución de la innovación de la Ley de Moore» tendrá lugar a las 9:45 a. m., hora del Pacífico, el lunes 5 de diciembre. Continuaremos con la cobertura de esta presentación en breve.
